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知识产权模块

基于Verilog的BCH(4148, 4096, 9)编码器

文字:[大][中][小] 2015-3-2    浏览次数:1422    

  编码时,4096信息比特经过编码器模块,编码后得到52个校验比特,这些校验比特附着在原始的4096个信息比特的后面,组成4148个编码比特,然后从编码器顺序地输出。下图是BCH编码器的工作原理:4096比特原始信息数据由线性反馈移位寄存器最右边输入,在前4096个时钟周期开关a闭合,信息位直接输出,在输出的同时,信号乘以x后送入线性反馈移位寄存器。前4096拍结束时,线性反馈移位寄存器的内容就是余式。因此在后4148-4096个时钟,开关b闭合,输入接0,余数依次移位输出,从而得到52比特的冗余位。


基于Verilog的BCH(4148, 4096, 9)编码器时序图






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